Cahier des charges
AvancéLisez la spécification technique et concevez le VHDL complet. La simulation GHDL valide votre code.
SPI Master Complet (Mode configurable)
Implémentez un contrôleur SPI maître générique supportant les 4 modes SPI, avec diviseur d'horloge, multi-esclaves et tailles de trames configurables.
Émetteur UART 8N1
Implémentez un émetteur UART 8N1 complet avec générateur de baud rate et FSM a 4 états pilotant le transfert série.
FIFO Synchrone Configurable
Implémentez une FIFO synchrone avec largeur et profondeur configurables, pointeurs circulaires et drapeaux full/empty.
RAM Simple Port 256x8
Implémentez une RAM synchrone simple port de 256 mots de 8 bits avec lecture synchrone et écriture synchrone.
RAM Double Port 128x16
Implémentez une RAM synchrone double port de 128 mots de 16 bits. Le port A ecrit, le port B lit.
Générateur d'interruptions
Implémentez un générateur d'interruptions : chaque vecteur d'IT est maintenu actif pendant g_MIN_WIDTH_PULSE cycles puis reporté dans le statut.
Maître AXI4-Lite
Implémentez un maître AXI4-Lite générique capable d'effectuer des accès en lecture et écriture sur un bus AXI4-Lite.
Esclave AXI4-Lite
Implémentez un esclave AXI4-Lite générique avec interface registre simplifiée.
Maître AXI4 — canaux d'écriture
Implémentez un maître AXI4 simple gérant les trois canaux d'écriture : Write Address (AW), Write Data (W) et Write Response (B).