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Partez d'une spécification technique et concevez le VHDL complet, validé par simulation GHDL.
Exercices
12
Faits
0
Total
12
SPI Master Complet (Mode configurable)
Implémentez un contrôleur SPI maître générique supportant les 4 modes SPI, avec diviseur d'horloge, multi-esclaves et tailles de trames configurables.
Émetteur UART 8N1
Implémentez un émetteur UART 8N1 complet avec générateur de baud rate et FSM a 4 états pilotant le transfert série.
FIFO Synchrone Configurable
Implémentez une FIFO synchrone avec largeur et profondeur configurables, pointeurs circulaires et drapeaux full/empty.
RAM Simple Port 256x8
Implémentez une RAM synchrone simple port de 256 mots de 8 bits avec lecture synchrone et écriture synchrone.
RAM Double Port 128x16
Implémentez une RAM synchrone double port de 128 mots de 16 bits. Le port A écrit, le port B lit.
Générateur d'interruptions
Implémentez un générateur d'interruptions : chaque vecteur d'IT est maintenu actif pendant g_MIN_WIDTH_PULSE cycles puis reporté dans le statut.
Maître AXI4-Lite
Implémentez un maître AXI4-Lite générique capable d'effectuer des accès en lecture et écriture sur un bus AXI4-Lite.
Esclave AXI4-Lite
Implémentez un esclave AXI4-Lite générique avec interface registre simplifiée.
Maître AXI4 - canaux d'écriture
Implémentez un maître AXI4 simple gérant les trois canaux d'écriture : Write Address (AW), Write Data (W) et Write Response (B).
Processeur mu0 (16 bits)
Implementez un mini-processeur 16 bits de type accumulateur : UAL, registres PC/IR/ACC/R, sequenceur FSM et assemblage top-level. 14 instructions couvertes.
Cœur SHA-256 (1 bloc)
Implémentez un cœur SHA-256 matériel sur un bloc de 512 bits : fonctions logiques, registre à décalage message, compression et FSM top-level.
Contrôleur SAR ADC 4 bits
Implémentez une FSMD de conversion par approximations successives pour piloter un DAC interne et lire un comparateur.