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Le module traduit les transactions AXI4-Lite en accès registre simplifié via o_slv_go, o_slv_rnw, o_slv_addr, o_slv_wdata. Le backend externe effectue les lectures/écritures et retourne le statut. Le module gère les handshakes AXI4-Lite sur les 5 canaux.
G_AXI_ADDR_WIDTH (défaut 32), G_AXI_DATA_WIDTH (défaut 32), G_AXI_ID_WIDTH (défaut 12)| Signal | Direction | Largeur | Description |
|---|---|---|---|
i_clk | Entrée | 1 bit | Horloge système |
i_rst | Entrée | 1 bit | Reset synchrone actif haut |
i_axi_awid | Entrée | G_AXI_ID_WIDTH bits | ID écriture |
i_awaddr | Entrée | G_AXI_ADDR_WIDTH bits | Adresse écriture |
i_awvalid | Entrée | 1 bit | AW Valid |
o_awready | Sortie | 1 bit | AW Ready |
i_wdata | Entrée | G_AXI_DATA_WIDTH bits | Données écriture |
i_wvalid | Entrée | 1 bit | W Valid |
o_wready | Sortie | 1 bit | W Ready |
o_axi_bid | Sortie | G_AXI_ID_WIDTH bits | ID réponse écriture |
o_bresp | Sortie | 2 bits | Réponse écriture |
o_bvalid | Sortie | 1 bit | B Valid |
i_bready | Entrée | 1 bit | B Ready |
i_araddr | Entrée | G_AXI_ADDR_WIDTH bits | Adresse lecture |
i_arvalid | Entrée | 1 bit | AR Valid |
o_arready | Sortie | 1 bit | AR Ready |
o_rdata | Sortie | G_AXI_DATA_WIDTH bits | Données lecture |
o_rresp | Sortie | 2 bits | Réponse lecture |
o_rvalid | Sortie | 1 bit | R Valid |
i_rready | Entrée | 1 bit | R Ready |
o_slv_go | Sortie | 1 bit | Déclenchement accès registre |
o_slv_rnw | Sortie | 1 bit | '1' = lecture |
o_slv_addr | Sortie | G_AXI_ADDR_WIDTH bits | Adresse registre |
o_slv_wdata | Sortie | G_AXI_DATA_WIDTH bits | Données à écrire |
i_slv_rdata | Entrée | G_AXI_DATA_WIDTH bits | Données lues |
i_slv_done | Entrée | 1 bit | Fin d'accès registre |
i_slv_status | Entrée | 2 bits | Statut (OKAY/SLVERR/DECERR) |