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Le module implémente un esclave SPI en mode 1 (CPOL=0, CPHA=1). Les données sont échantillonnées sur le front descendant de i_sclk. Lorsque i_ss_n est actif bas, l'esclave reçoit 32 bits en série sur i_MOSI. La trame reçue et son indicateur de fin sont ensuite transférés vers le domaine i_clk par deux étages de synchronisation.
i_reset_n est actif bas : il réinitialise de façon asynchrone la capture SPI et il est échantillonné sur le front montant de i_clk pour les registres de synchronisation.
i_ss_n est inactif hauto_top est l'indicateur de fin resynchronisé dans le domaine i_clk| Signal | Direction | Largeur | Description |
|---|---|---|---|
i_clk | Entrée | 1 bit | Horloge système |
i_reset_n | Entrée | 1 bit | Reset actif bas : asynchrone côté SPI, synchrone côté i_clk |
i_sclk | Entrée | 1 bit | Horloge SPI (domaine externe) |
i_ss_n | Entrée | 1 bit | Slave Select actif bas |
i_MOSI | Entrée | 1 bit | Master Out Slave In |
o_r_data | Sortie | 32 bits | Données reçues resynchronisées |
o_top | Sortie | 1 bit | Indicateur de fin resynchronisé |