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Le circuit est combinatoire. Le maître 0 a priorité sur le maître 1.
Comportement
i_m0_req=1, le port mémoire reçoit les signaux du maître 0.i_m1_req=1, il reçoit ceux du maître 1.i_mem_ready et i_mem_rdata sont renvoyés uniquement au maître accordé.| Signal | Direction | Largeur | Description |
|---|---|---|---|
i_m0_req | Entrée | 1 bit | Requête maître 0 |
i_m0_we | Entrée | 1 bit | Écriture maître 0 |
i_m0_addr | Entrée | 8 bits | Adresse maître 0 |
i_m0_wdata | Entrée | 8 bits | Donnée d'écriture maître 0 |
i_m1_req | Entrée | 1 bit | Requête maître 1 |
i_m1_we | Entrée | 1 bit | Écriture maître 1 |
i_m1_addr | Entrée | 8 bits | Adresse maître 1 |
i_m1_wdata | Entrée | 8 bits | Donnée d'écriture maître 1 |
i_mem_ready | Entrée | 1 bit | Mémoire prête |
i_mem_rdata | Entrée | 8 bits | Donnée lue en mémoire |
o_mem_valid | Sortie | 1 bit | Requête mémoire valide |
o_mem_we | Sortie | 1 bit | Autorisation d'écriture |
o_mem_addr | Sortie | 8 bits | Adresse mémoire |
o_mem_wdata | Sortie | 8 bits | Donnée d'écriture mémoire |
o_m0_ready | Sortie | 1 bit | Réponse prête maître 0 |
o_m0_rdata | Sortie | 8 bits | Donnée lue maître 0 |
o_m1_ready | Sortie | 1 bit | Réponse prête maître 1 |
o_m1_rdata | Sortie | 8 bits | Donnée lue maître 1 |