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Le module est séquentiel et conserve les deux derniers échantillons.
Comportement
i_valid, calcule x0 + 2*x1 + x2.o_valid pulse en même temps que la sortie calculée.| Signal | Direction | Largeur | Description |
|---|---|---|---|
i_clk | Entrée | 1 bit | Horloge système |
i_reset | Entrée | 1 bit | Reset asynchrone actif haut |
i_valid | Entrée | 1 bit | Echantillon valide |
i_sample | Entrée | 8 bits | Entrée sample |
o_valid | Sortie | 1 bit | Sortie valide |
o_sample | Sortie | 10 bits | Sortie sample |