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Registre 8 bits combinant chargement parallèle et décalage à gauche. Le chargement copie la donnée d'entrée dans le registre. Le décalage fait sortir le MSB par o_msb et insère un '0' en LSB. Le chargement est prioritaire sur le décalage.
Le reset est asynchrone et actif haut.
| Signal | Direction | Largeur | Description |
|---|---|---|---|
i_clk | Entrée | 1 bit | Horloge système |
i_reset | Entrée | 1 bit | Reset asynchrone actif haut |
i_load | Entrée | 1 bit | Chargement parallèle |
i_shift | Entrée | 1 bit | Décalage à gauche |
i_data | Entrée | 8 bits | Données parallèles |
o_msb | Sortie | 1 bit | Bit de poids fort (MSB) |
o_reg | Sortie | 8 bits | Contenu du registre |