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Maître I2C simplifié gérant une transaction d'écriture d'adresse. Le module génère la condition START (SDA descend pendant que SCL est haut), puis transmet 8 bits (adresse 7 bits + bit R/W) en série, attend l'acquittement de l'esclave, et signale la fin de transaction.
Le reset est asynchrone et actif haut.
| Signal | Direction | Largeur | Description |
|---|---|---|---|
i_clk | Entrée | 1 bit | Horloge système |
i_start | Entrée | 1 bit | Déclenchement de la transaction |
i_addr | Entrée | 7 bits | Adresse esclave |
i_rw | Entrée | 1 bit | Bit R/W (0=écriture, 1=lecture) |
o_sda | Sortie | 1 bit | Ligne SDA |
o_scl | Sortie | 1 bit | Ligne SCL |
o_done | Sortie | 1 bit | Transaction terminee |