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Top-level purement structurel qui câble deux composants fournis :
Comportement :
i_clk et i_reset, son enable est forcé à '1'.o_seg.*Aucune logique combinatoire à écrire : uniquement des port map.*
| Signal | Direction | Largeur | Description |
|---|---|---|---|
i_clk | Entrée | 1 bit | Horloge système |
i_reset | Entrée | 1 bit | Reset asynchrone actif haut |
o_seg | Sortie | 7 bits | Segments 7-seg |