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Registre à décalage gauche 4 bits. Les bits avancent d'une position vers la gauche à chaque cycle d'horloge.
Comportement :
i_reset='1') : o_q ← "0000", o_sout ← '0'.i_clk : décalage à gauche, i_sin entre par le LSB, le MSB sortant est exposé sur o_sout.o_q reflète en permanence l'état des 4 bascules.*Reset asynchrone actif haut.*
| Signal | Direction | Largeur | Description |
|---|---|---|---|
i_clk | Entrée | 1 bit | Horloge système |
i_reset | Entrée | 1 bit | Reset asynchrone actif haut |
i_sin | Entrée | 1 bit | Entrée série (entre par le LSB) |
o_sout | Sortie | 1 bit | Sortie série (MSB) |
o_q | Sortie | 4 bits | Contenu du registre |