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Le module travaille avec un flux valid/last simple.
Comportement
i_clear remet l’accumulateur à zéro.i_valid=1 ajoute i_sample.i_last=1, o_sum inclut l’échantillon courant et o_done pulse un cycle.| Signal | Direction | Largeur | Description |
|---|---|---|---|
i_clk | Entrée | 1 bit | Horloge système |
i_reset | Entrée | 1 bit | Reset asynchrone actif haut |
i_clear | Entrée | 1 bit | Remise à zéro interne |
i_valid | Entrée | 1 bit | Echantillon valide |
i_last | Entrée | 1 bit | Dernier échantillon du paquet |
i_sample | Entrée | 8 bits | Entrée sample |
o_sum | Sortie | 12 bits | Sortie sum |
o_done | Sortie | 1 bit | Traitement terminé |