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Testbench d'une porte ET (VHDL)

Valider

01

Objectif

Instanciez le DUT, appliquez les quatre combinaisons possibles sur i_a et i_b, puis vérifiez o_q avec check_output avant d'appeler final_report.

02

Fonctionnement

Comportement

La sortie o_q vaut 1 uniquement lorsque i_a et i_b valent tous les deux 1.
Dès qu’une des deux entrées repasse à 0, o_q repasse à 0.

Résultats

Prêt à valider

Votre testbench sera confronté au DUT correct et à plusieurs défauts cachés.

←Liste des exercices Exercice suivantTestbench d'un multiplexeur 2 vers 1→

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