Carrières FPGA

La synthèse transforme le code VHDL ou Verilog en une netlist composée de ressources logiques. L’implémentation place ensuite ces ressources dans le FPGA, les relie et vérifie le timing. C’est après ces étapes que l’outil peut générer le bitstream.

Une bascule enregistre sa donnée sur un front d’horloge. Un latch reste transparent tant que son signal d’activation est actif. Dans un design FPGA synchrone, on utilise surtout des bascules et on évite généralement les latchs involontaires.

La synthèse déroule la boucle et répète le matériel demandé. Ce n’est pas une boucle exécutée plusieurs fois par un processeur. Une boucle de huit itérations peut donc créer huit blocs de logique en parallèle, selon ce qu’elle contient.

Avec l’inférence, tu écris du RTL et tu laisses l’outil reconnaître la ressource à utiliser, par exemple une Block RAM. Avec l’instanciation, tu appelles directement une primitive du fabricant. L’inférence est souvent plus portable ; l’instanciation donne plus de contrôle sur une ressource précise.

Une bascule peut devenir métastable si son entrée change trop près du front d’horloge. Pour un signal de contrôle sur un bit, on utilise souvent deux bascules en série dans le domaine d’arrivée. Pour un bus ou un flux de données, il faut plutôt un handshake ou une FIFO asynchrone.

Une Block RAM est une mémoire physique présente dans le FPGA. Une FIFO est une façon d’organiser les données : la première écrite est la première lue. Une grande FIFO peut justement utiliser une Block RAM pour stocker ses données.

Les deux sont volatiles. La DRAM doit être rafraîchie régulièrement, mais elle offre beaucoup de capacité pour un coût plus faible. La SRAM est plus simple et rapide à accéder, mais elle prend plus de place. On utilise souvent la DRAM externe pour de gros volumes de données.

Une PLL permet de créer une ou plusieurs horloges à partir d’une horloge d’entrée. Elle peut multiplier ou diviser la fréquence et régler la phase. Il faut ensuite déclarer correctement ces horloges dans les contraintes de timing.

L’entrée d’une bascule doit être stable un peu avant le front d’horloge : c’est le setup. Elle doit aussi rester stable un peu après : c’est le hold. Si l’un de ces temps n’est pas respecté, la bascule peut capturer une mauvaise valeur ou devenir métastable.

Dans une machine de Moore, les sorties dépendent uniquement de l’état courant. Dans une machine de Mealy, elles dépendent de l’état courant et des entrées. Une Mealy peut réagir plus vite, mais ses sorties demandent parfois plus d’attention.

Une LUT est une petite table de vérité capable de réaliser une fonction logique. Un FPGA contient aussi des bascules, des mémoires internes, des blocs DSP, des PLL, des entrées-sorties et parfois des transceivers rapides ou des processeurs intégrés.

Un FPGA est intéressant pour le parallélisme, les temps de réponse réguliers, les débits élevés et la possibilité de reprogrammer. Un processeur est plus simple pour du logiciel qui change souvent. Un ASIC peut être plus rapide et moins gourmand en grande série, mais il coûte beaucoup plus cher à concevoir.

Un SERDES convertit des données parallèles en un flux série rapide, puis fait l’opération inverse à la réception. On le retrouve dans des interfaces comme PCI Express, Ethernet ou SATA. À ces vitesses, le choix des horloges, du PCB et des contraintes devient très important.

Ce sont des blocs matériels prévus pour faire rapidement des multiplications, additions et accumulations. Ils sont très utilisés dans les filtres, le traitement d’image et les calculs en virgule fixe, tout en évitant de consommer trop de LUT.

Une variable prend sa nouvelle valeur tout de suite dans le process. Un signal est mis à jour après la suspension du process, lors d’un cycle delta. C’est important quand plusieurs affectations se suivent : une lecture de signal récupère encore son ancienne valeur. Le matériel obtenu dépend toutefois de l’ensemble du code, pas seulement de l’opérateur utilisé.

Si une sortie n’est pas affectée dans tous les cas possibles, elle doit garder sa valeur précédente. L’outil ajoute alors un élément de mémoire, donc un latch. Pour l’éviter, on donne une valeur par défaut à chaque sortie et on couvre toutes les branches des if et case. Avec VHDL 2008, process(all) évite aussi d’oublier un signal dans la liste de sensibilité.

Le reset peut être activé immédiatement, mais s’il est relâché près d’un front d’horloge, certaines bascules peuvent repartir avant les autres ou devenir métastables. Une méthode courante consiste à l’activer de façon asynchrone et à le relâcher de façon synchrone. Il faut un synchroniseur séparé pour chaque domaine d’horloge.

Cela signifie qu’un chemin ne respecte pas la marge demandée. Pour le setup, la donnée arrive trop tard ; pour le hold, elle change trop tôt. Avant de modifier le RTL, il faut vérifier que les horloges et les contraintes sont correctes, puis regarder si le problème vient de trop de logique, du routage, du fanout ou d’un mauvais passage entre horloges.

Le registre coupe un long chemin combinatoire en chemins plus courts. Le design peut souvent monter plus haut en fréquence et accepter davantage de données à la suite. En échange, le résultat arrive un ou plusieurs cycles plus tard, des registres sont ajoutés et les signaux de contrôle doivent rester alignés avec les données.

Deux bascules de synchronisation ne suffisent pas toujours : le domaine lent peut ne jamais voir une impulsion trop courte. On peut l’étirer, utiliser un bit qui change d’état à chaque événement, ou mettre en place un handshake. Le domaine d’arrivée recrée ensuite une impulsion d’un cycle et, si les événements sont rapprochés, un acquittement évite d’en perdre.

Le produit de deux nombres de N et M bits peut demander jusqu’à N + M bits. Si on garde moins de bits, il faut décider lesquels supprimer et comment gérer le dépassement. En virgule fixe, il faut aussi suivre la position de la virgule et choisir clairement entre troncature, arrondi et saturation.

Deux valeurs Gray qui se suivent ne changent que d’un bit. Quand le pointeur passe dans l’autre domaine d’horloge, cela réduit le risque de recevoir un mélange incohérent de plusieurs bits en transition. Les pointeurs doivent quand même être synchronisés, correctement contraints et comparés avec soin pour produire les indicateurs full et empty.

Il fournit localement une partie du courant demandé pendant une commutation rapide et limite la variation du rail. Une piste ou une boucle trop longue ajoute de l’inductance, donc le placement compte autant que la valeur. Je pars des recommandations du composant, puis je vérifie le rail près de la charge.

Je compare d’abord les tensions des deux côtés. La sortie basse maximale doit rester sous VIL et la sortie haute minimale au-dessus de VIH, avec les courants de charge prévus. Je vérifie aussi la tension de la banque FPGA, le standard d’entrée-sortie et le besoin éventuel d’une adaptation de niveau.

Avant d’alimenter, j’inspecte le montage et je mesure les résistances entre rails et masse. Je démarre avec une limite de courant prudente, puis je contrôle dans l’ordre le courant, les rails, l’horloge, le reset, la configuration et JTAG. Si un rail est faux ou qu’un composant chauffe vite, je coupe et je cherche la cause.