TESTBENCH

Écrivez un testbench auto-vérifiant qui parcourt toute la table de vérité d'une porte ET.

Table de véritéOpération

Testbench d'un multiplexeur 2 vers 1

SélectionChemins de données

Vérifiez automatiquement les deux chemins de données et les deux valeurs du sélecteur.

Testbench d'un compteur 4 bits

Construisez une horloge et vérifiez le reset asynchrone, l'enable, le comptage et le rebouclage.

ResetActivation

Testbench : Porte OU

Vérifiez les quatre lignes de la table de vérité d’une porte OU.

Table de véritéOpération

Testbench : Porte OU exclusif

Vérifiez la table de vérité et les deux cas où une seule entrée est active.

Table de véritéOpération

Testbench : Porte inverseuse

VHDL

Vérifiez que la sortie est inversée pour les deux valeurs d’entrée.

Terminer Testbench : Porte OU exclusif

Testbench : Porte NAND

VHDL

Vérifiez la négation du produit, en particulier le cas deux entrées à 1.

Terminer Testbench : Porte inverseuse

Testbench : Porte NOR

VHDL

Vérifiez la sortie basse dès qu’une entrée est active et la sortie haute au repos.

Terminer Testbench : Porte NAND

Testbench : Décodeur 2 vers 4

VHDL

Vérifiez l’activation exclusive de chaque sortie et le comportement de l’activation.

Terminer Testbench : Porte NOR

Testbench : Comparateur 4 bits

VHDL

Vérifiez les relations inférieur, égal et supérieur sur des valeurs représentatives.

Terminer Testbench : Décodeur 2 vers 4

Testbench : Générateur de parité 4 bits

VHDL

Vérifiez la parité paire sur zéro, une valeur impaire et une valeur à deux bits.

Terminer Testbench : Comparateur 4 bits

Testbench : Demi-additionneur

VHDL

Vérifiez somme et retenue pour les quatre couples d’entrées.

Terminer Testbench : Générateur de parité 4 bits

Testbench : Additionneur complet 1 bit

VHDL

Vérifiez somme et retenue avec et sans retenue entrante.

Terminer Testbench : Demi-additionneur

Testbench : Additionneur 4 bits

VHDL

Vérifiez les retenues, les zéros et le débordement de l’addition.

Terminer Testbench : Additionneur complet 1 bit

Testbench : Soustracteur 4 bits

VHDL

Vérifiez la différence et l’emprunt sur des soustractions avec et sans emprunt.

Terminer Testbench : Additionneur 4 bits

Testbench : Encodeur prioritaire 4 bits

VHDL

Vérifiez la priorité du bit le plus significatif et le cas aucune requête.

Terminer Testbench : Soustracteur 4 bits

Testbench : Décodeur 7 segments

VHDL

Vérifiez les chiffres 0, 1, 8 et une valeur hors plage.

Terminer Testbench : Encodeur prioritaire 4 bits

Testbench : Décaleur 4 bits

VHDL

Vérifiez les décalages gauche et droite avec perte des bits sortants.

Terminer Testbench : Décodeur 7 segments

Testbench : Registre 4 bits avec enable

VHDL

Vérifiez le reset asynchrone, la capture et le maintien lorsque enable est désactivé.

Terminer Testbench : Décaleur 4 bits

Testbench : Registre à décalage série

VHDL

Vérifiez l’insertion série et la progression des bits sur plusieurs fronts.

Terminer Testbench : Registre 4 bits avec enable

Testbench : Détecteur de front montant

VHDL

Vérifiez qu’une impulsion d’un cycle apparaît uniquement lors d’une transition montante.

Terminer Testbench : Registre à décalage série

Testbench : Bascule D avec enable

VHDL

Vérifiez la capture au front montant et le maintien lorsque enable est nul.

Terminer Testbench : Détecteur de front montant

Testbench : Compteur descendant 4 bits

VHDL

Vérifiez reset, maintien et rebouclage de zéro vers quinze.

Terminer Testbench : Bascule D avec enable

Testbench : Compteur modulo 10

VHDL

Vérifiez la séquence décimale et le retour à zéro après neuf.

Terminer Testbench : Compteur descendant 4 bits

Testbench : Compteur en anneau 4 bits

VHDL

Vérifiez le déplacement du bit actif et le retour cyclique.

Terminer Testbench : Compteur modulo 10

Testbench : LFSR 4 bits

VHDL

Vérifiez la séquence pseudo-aléatoire et l’absence de verrouillage à zéro.

Terminer Testbench : Compteur en anneau 4 bits

Testbench : Étireur d’impulsion

VHDL

Vérifiez qu’une impulsion d’entrée produit une durée de sortie définie.

Terminer Testbench : LFSR 4 bits

Testbench : Filtre anti-rebond

VHDL

Vérifiez qu’une entrée doit rester stable plusieurs cycles avant acceptation.

Terminer Testbench : Étireur d’impulsion

Testbench : PWM 4 bits

VHDL

Vérifiez les bornes de duty-cycle et les transitions de la rampe.

Terminer Testbench : Filtre anti-rebond

Testbench : Timer 4 bits

VHDL

Vérifiez le chargement, le décompte et le pulse de fin.

Terminer Testbench : PWM 4 bits

Testbench : FSM feu tricolore

VHDL

Vérifiez les transitions cycliques de la machine et le reset vers l’état initial.

Terminer Testbench : Timer 4 bits

Testbench : Détecteur de séquence 101

VHDL

Vérifiez la détection avec chevauchement et les séquences incomplètes.

Terminer Testbench : FSM feu tricolore

Testbench : Accumulateur 4 bits

VHDL

Vérifiez l’addition conditionnelle, le maintien et le débordement modulo.

Terminer Testbench : Détecteur de séquence 101

Testbench : Additionneur saturant 4 bits

VHDL

Vérifiez la saturation à quinze au lieu du rebouclage.

Terminer Testbench : Accumulateur 4 bits

Testbench : Convertisseur binaire vers Gray

VHDL

Vérifiez les valeurs nulles, maximales et plusieurs changements de bits.

Terminer Testbench : Additionneur saturant 4 bits

Testbench : Vérificateur one-hot

VHDL

Vérifiez zéro, une seule position et plusieurs bits actifs.

Terminer Testbench : Convertisseur binaire vers Gray

Testbench : Vote majoritaire 5 entrées

VHDL

Vérifiez les seuils quatre contre un et trois contre deux.

Terminer Testbench : Vérificateur one-hot

Testbench : Générateur de parité 8 bits

VHDL

Vérifiez les mots pairs, impairs et les extrêmes.

Terminer Testbench : Vote majoritaire 5 entrées

Testbench : Registre avec clear prioritaire

VHDL

Vérifiez la priorité du clear sur l’écriture et le maintien.

Terminer Testbench : Générateur de parité 8 bits

Testbench : Voteur majoritaire paramétré

VHDL

Vérifiez la décision sur plusieurs profils proches du seuil.

Terminer Testbench : Registre avec clear prioritaire

Intermédiaire

0/20

Testbench : Arbitre round-robin 4 voies

Vérifiez la rotation de priorité après chaque octroi et le cas sans requête.

PrioritéÉquité

Testbench : FIFO synchrone 4 mots

Vérifiez ordre FIFO, empty, full et les opérations simultanées.

FIFO videFIFO pleine

Testbench : Buffer valid/ready

Vérifiez la conservation des données sous backpressure et la reprise.

ValiditéPrêt

Testbench : Pipeline à latence de deux cycles

Vérifiez la latence exacte et l’ordre de plusieurs transactions.

LatenceSéquence

Testbench : PWM configurable 8 bits

Rapport cycliqueRechargement

Vérifiez le duty-cycle, le rechargement de configuration et les bornes.

Testbench : Émetteur UART simplifié

VHDL

Vérifiez start bit, huit bits de données et stop bit au rythme demandé.

Terminer Testbench : PWM configurable 8 bits

Testbench : Émetteur SPI mode 0

VHDL

Vérifiez les fronts d’horloge, l’ordre MSB-first et la fin de transaction.

Terminer Testbench : Émetteur UART simplifié

Testbench : Watchdog avec acquittement

VHDL

Vérifiez le timeout, le service et la sortie d’alarme.

Terminer Testbench : Émetteur SPI mode 0

Testbench : Générateur one-shot

VHDL

Vérifiez une impulsion de durée fixe et l’ignorance des déclenchements pendant l’impulsion.

Terminer Testbench : Watchdog avec acquittement

Testbench : Filtre de stabilité paramétré

VHDL

Vérifiez la latence d’acceptation et le rejet des changements trop courts.

Terminer Testbench : Générateur one-shot

Testbench : Détecteur de séquence 1101

VHDL

Vérifiez chevauchement, recouvrement partiel et absence de faux positif.

Terminer Testbench : Filtre de stabilité paramétré

Testbench : Calculateur CRC 4 bits

VHDL

Vérifiez le résultat CRC sur plusieurs mots et le reset entre trames.

Terminer Testbench : Détecteur de séquence 1101

Testbench : Encodeur prioritaire 8 bits

VHDL

Vérifiez priorité, validité et transitions entre plusieurs demandes.

Terminer Testbench : Calculateur CRC 4 bits

Testbench : Banque de registres 4x8

VHDL

Vérifiez lecture, écriture, adresse et protection de l’adresse réservée.

Terminer Testbench : Encodeur prioritaire 8 bits

Testbench : Contrôleur de reset synchronisé

VHDL

Vérifiez filtrage du reset et libération après plusieurs fronts.

Terminer Testbench : Banque de registres 4x8

Testbench : Compteur de crédits

VHDL

Vérifiez consommation, restitution, saturation aux bornes et simultanéité.

Terminer Testbench : Contrôleur de reset synchronisé

Testbench : Vérificateur de longueur de paquet

VHDL

Vérifiez début, comptage, fin prématurée et longueur correcte.

Terminer Testbench : Compteur de crédits

Testbench : Générateur de tick baud

VHDL

Vérifiez la division, le reload et l’impulsion exactement périodique.

Terminer Testbench : Vérificateur de longueur de paquet

Testbench : Mémoire double port simple

VHDL

Vérifiez écritures, lectures et indépendance des deux ports.

Terminer Testbench : Générateur de tick baud

Testbench : Contrôleur de handshake

VHDL

Vérifiez valid/ready, maintien de la donnée et fin de transaction.

Terminer Testbench : Mémoire double port simple

Avancé

0/10

Testbench : FIFO asynchrone modélisée

Vérifiez les drapeaux et l’ordre des données lors de deux horloges indépendantes.

FIFO videFIFO pleine

Testbench : Register slice de flux

Vérifiez le débit, la rétention sous backpressure et l’absence de perte.

ValiditéPrêt

Testbench : Arbitre équitable sous backpressure

Vérifiez équité, conservation des requêtes et retrait d’un client bloqué.

ÉquitéRétropression

Testbench : Récepteur UART

ÉchantillonnageErreur de trame

Vérifiez échantillonnage, start/stop et signal d’erreur de trame.

Testbench : Contrôleur SPI mémoire

Vérifiez séquence commande-adresse-donnée et retour à l’état idle.

ProtocoleLatence

Testbench : Multiplicateur pipeline

VHDL

Vérifiez la latence, le débit d’une transaction par cycle et les bornes signées.

Terminer Testbench : Contrôleur SPI mémoire

Testbench : Routeur de paquets 2 sorties

VHDL

Vérifiez routage, conservation et blocage lorsque la sortie est pleine.

Terminer Testbench : Multiplicateur pipeline

Testbench : FIFO à crédits

VHDL

Vérifiez débit, consommation de crédits et absence d’émission sans crédit.

Terminer Testbench : Routeur de paquets 2 sorties

Testbench : Synchroniseur d’impulsion

VHDL

Vérifiez qu’une impulsion est capturée une fois malgré des horloges différentes.

Terminer Testbench : FIFO à crédits

Testbench : Assembleur de paquets

VHDL

Vérifiez longueur, checksum, backpressure et séparation de deux paquets.