Tous les quiz

Électronique numérique - Portes logiques

AND, OR, NOT, NAND, NOR, XOR et leurs tables de vérité.

8 questions

Électronique numérique - Algèbre de Boole

Identités, théorèmes, simplification d'expressions logiques.

Électronique numérique - Logique séquentielle

Bascules D, registres, compteurs, métastabilité.

Électronique numérique - Codes binaires

Codes pondérés, Gray, Excess-3, parité et Hamming.

Électronique numérique - Karnaugh et formes canoniques

Minterms, maxterms, adjacence Gray et simplification logique.

Electronique numerique - Systemes de numeration

Binaire, decimal, hexadecimal, octal, poids des bits et notation des bus.

Intermédiaire

Électronique numérique - Registres et compteurs

Registres PISO/SIPO, compteurs synchrones, modulo et signaux de fin de cycle.

Intermédiaire

Électronique numérique - Détection et correction d’erreurs

Parité, syndrome, Hamming et limites de correction.

VHDL

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VHDL

VHDL - Introduction

Origines, usages et place du VHDL dans le flot FPGA.

VHDL - Architecture d'un fichier

Entité, architecture, librairies et ports d'un module VHDL.

VHDL - Combinatoire et séquentiel

Différencier la logique sans mémoire (combinatoire) et la logique synchronisée par horloge (séquentielle).

VHDL - Types de données

std_logic, std_logic_vector, integer, unsigned, signed et conversions.

VHDL - Opérateurs

Logiques, arithmétiques, mod/rem, décalages, concaténation et priorités.

VHDL - Signaux, variables et constantes

Différences entre signal, variable et constante : portée, mise à jour, synthèse.

VHDL - Bonnes pratiques

Conventions de nommage, organisation du code et pièges classiques.

VHDL - Le bloc process

Liste de sensibilité, séquentiel vs combinatoire, latches, process(all).

VHDL - Multiplexeurs

Trois écritures classiques d'un MUX et leurs implications de synthèse.

VHDL - Outils : Vivado, Quartus, GHDL

Choix d'outil de synthèse et de simulation selon la cible.

VHDL - Composants et instanciation

Décrire un design hiérarchique : déclaration, instanciation, port map.

VHDL - Testbenches

Structure d'un testbench, génération d'horloge, stimuli, assertions.

VHDL - Machines à états (FSM)

Moore vs Mealy, encodage d'état, style à un ou deux process.

VHDL - Fonctions IEEE utiles

std_logic_1164, numeric_std, std.env, textio et fonctions pratiques de simulation.

VHDL - Generics et generate

Paramètres de largeur, generic map, for generate et génération conditionnelle.

VHDL - Packages et sous-programmes

Packages, package body, fonctions, procédures et types partagés.

VHDL - Attributs utiles

'length, 'range, 'high, 'low, 'event et attributs de synthèse.

VHDL - Notions avancées

Élaboration, simulation, synthèse, CDC, latence et généricité avancée.

VHDL - Virgule fixe

ufixed, sfixed, format Q, resize, conversions et limites de synthèse.

Verilog

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Verilog

Verilog - Premiers repères

Matériel décrit, exécution parallèle, simulation et synthèse.

Verilog - Modules et ports

Interfaces, signaux, instances et hiérarchie d'un design.

Verilog - Valeurs et opérateurs

Tailles, vecteurs, concaténations, opérateurs et signe.

Verilog - Logique combinatoire

Affectations continues, blocs combinatoires et couverture des chemins.

Verilog - Logique séquentielle

Fronts d'horloge, reset, enable et affectations non bloquantes.

Verilog - Conditions et latchs

Priorités, `case`, valeurs par défaut et pièges de mémorisation.

Verilog - Paramètres et generate

Configuration d'instances, constantes internes et génération de matériel.

Verilog - Fonctions, tâches et boucles

Calculs réutilisables, tâches de test et répétitions synthétisables.

Verilog - Machines à états

Registre d'état, transitions, sorties et vérification d'une FSM.

Verilog - ROM, RAM et FIFO

Inférence de mémoire, lecture synchrone et gestion d'une FIFO.

Verilog - Testbenches et ordonnancement

Stimuli, événements, affectations non bloquantes et tests auto-vérifiants.

Verilog - Synthèse, timing et lecture RTL

Circuit inféré, pipeline, largeurs et contraintes de timing.

8 questions

SystemVerilog

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SystemVerilog

Intermédiaire

SystemVerilog et Verilog

RTL, vérification et rôle des ajouts SystemVerilog.

Types, tailles et signe

États logiques, dimensions, extensions et conversions.

Blocs procéduraux spécialisés

Combinatoire, bascules, latchs et affectations.

Types nommés, énumérations et packages

Déclarations partagées, états typés et dépendances.

Tableaux, structures et unions

Dimensions, champs nommés et vues partagées.

Fonctions, tâches et portée

Sous-programmes, temps de simulation et dépendances.

Interfaces et modports

Regroupement de protocole, rôles et connexions.

Machines à états en SystemVerilog

État courant, transitions, sorties et datapath.

Paramétrage RTL

Paramètres, cas limites, types et génération.

Lecture d'un RTL complet

Handshake, accumulation, cas limites et matériel inféré.

Plan de vérification

Exigences, scénarios, contrôles et critères de fin.

Testbench auto-vérifiant

Référence, comparaison, échantillonnage et bilan.

Collections dynamiques

Tableaux dynamiques, queues et index associatifs.

Classes et polymorphisme

Objets, handles, héritage et méthodes virtuelles.

Randomisation contrainte

Contraintes, distributions, erreurs et reproductibilité.

Threads et synchronisation

fork, événements, mailboxes et sémaphores.

Environnement en couches

Driver, monitor, référence et scoreboard.

Assertions et SVA

Conditions locales, propriétés temporelles et reset.

Couverture fonctionnelle

Coverpoints, bins, croisements et fermeture.

Introduction à UVM

Composants, phases, factory et choix de méthode.

8 questions

FPGA

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FPGA

FPGA - Architecture interne

LUT, bascules, BRAM, DSP, interconnexions et I/O.

FPGA - Du code VHDL au hardware

Synthèse, mapping, placement, routage et bitstream.

FPGA - Block design et IPs

Assemblage visuel d'IPs, encapsulation VHDL, intégration SoC.

FPGA - Pipelining

Latence, débit, chemin critique, registres et vérification temporelle.

FPGA - Analyse statique de timing (STA)

Setup, hold, slack, chemin critique, contraintes de timing.

FPGA - SoC Zynq (PS + PL)

Architecture Zynq, communication PS-PL via AXI, design embarqué.

FPGA - Conversion ADC/DAC

SAR ADC, DAC R-2R, comparateur et séquencement numérique.

Protocoles

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Protocoles

Protocoles - UART

Liaison série asynchrone : start bit, data, parité, stop, baudrate.

Protocoles - SPI

Bus série synchrone : MOSI, MISO, SCLK, CS, modes 0-3.

Protocoles - I2C

Bus série bifilaire à drains ouverts, adressage 7 bits, ACK, démarrage et arrêt.

Protocoles - Wishbone

Bus open-source pour SoC : maître/esclave, cycles, handshake.

Protocoles - Avalon

Famille de bus Intel/Altera : Avalon-MM, Avalon-ST.

Protocoles - AXI4 (full)

Bus mémoire-mappé ARM AMBA : 5 canaux, bursts, IDs, handshake VALID/READY.

Protocoles - AXI4-Lite

Variante simplifiée d'AXI : transactions mot à mot, pas de burst, idéale pour les registres.

Protocoles - AXI4-Stream

Variante streaming d'AXI : un seul canal, pas d'adresse, pour DSP / vidéo.

Zynq

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Zynq

Avancé

Zynq - Architecture

PS, PL, familles Zynq et répartition entre logiciel et matériel.

Zynq - Plateforme Vivado

Block Design, adresses, validation et export XSA.

Zynq - Application Vitis

Plateforme, BSP, xparameters et pilotes GPIO.

Zynq - Processeurs et mémoires

APU, RPU, OCM, TCM, DDR et cohérence des caches.

Zynq - Interface PS et PL

Ports AXI, contrôle, DMA, horloges, resets et interruptions.

Zynq - BSP et standalone

Plateforme, domaine, BSP et niveaux de pilotes.

Zynq - Interruptions

Source, GIC, ISR et latence.

Zynq - DMA et mémoires

Buffers, cohérence de cache et sections ELF.

Zynq - Démarrage

BootROM, FSBL, U-Boot et BOOT.BIN.

Zynq - Débogage système

ILA, débogueur logiciel et cross-trigger.

Zynq - IP AXI personnalisée

Registres, packaging et pilote.

Zynq - Linux et PetaLinux

Noyau, Device Tree, GPIO et DMA.

Zynq - AXI VIP

Agents, transactions et vérification du protocole.

Zynq : TP Vitis ZCU104

Plateforme, BSP, compilation et exécution sur la carte.