VHDLDébutant
Testbench : Demi-additionneur (VHDL)
Vérifiez somme et retenue pour les quatre couples d’entrées.
Objectif de l’exercice
Le DUT additionne ses entrées et produit la somme avec la retenue correspondante.
Prérequis
- Lire les signaux et écrire des assertions dans un testbench VHDL.
- Comprendre le circuit à vérifier : Le DUT additionne ses entrées et produit la somme avec la retenue correspondante.
Compétences travaillées
- Somme
- Retenue
Matériel et outils
- L’éditeur VHDL et la validation sont disponibles dans le navigateur. Aucune carte FPGA n’est nécessaire pour cet exercice.