VHDLDébutant
Testbench : Additionneur complet 1 bit (VHDL)
Vérifiez somme et retenue avec et sans retenue entrante.
Objectif de l’exercice
Le DUT réalise la fonction décrite par cet exercice.
Prérequis
- Lire les signaux et écrire des assertions dans un testbench VHDL.
- Comprendre le circuit à vérifier : Le DUT réalise la fonction décrite par cet exercice.
Compétences travaillées
- Somme
- Retenue
Matériel et outils
- L’éditeur VHDL et la validation sont disponibles dans le navigateur. Aucune carte FPGA n’est nécessaire pour cet exercice.