VHDLDébutant
Testbench : Timer 4 bits (VHDL)
Vérifiez le chargement, le décompte et le pulse de fin.
Objectif de l’exercice
Le DUT compte les cycles jusqu’à l’événement prévu et signale son état.
Prérequis
- Lire les signaux et écrire des assertions dans un testbench VHDL.
- Comprendre le circuit à vérifier : Le DUT compte les cycles jusqu’à l’événement prévu et signale son état.
Compétences travaillées
- Chargement
- Fin
- Cas limite
- Reset
Matériel et outils
- L’éditeur VHDL et la validation sont disponibles dans le navigateur. Aucune carte FPGA n’est nécessaire pour cet exercice.