Blog
Carrières
Communauté
Challenges
Classement
FAQ
Contact
Signaler un problème

Le Club

EN

CoursTout voir→

Exercices→

Débutant
Intermédiaire
Avancé

Progression

Tableau de bord
Profil public
Badges
Quêtes du jour
Classement

Testbench : Pipeline à latence de deux cycles (VHDL)

Valider

01

Objectif

Vérifiez la latence exacte et l’ordre de plusieurs transactions. Utilisez des contrôles auto-vérifiants et terminez avec final_report.

02

Fonctionnement

Entrées : i_reset (1 bit), i_valid (1 bit), i_data (8 bits). Sorties : o_valid (1 bit), o_data (8 bits).

Comportement

Les opérations synchrones sont prises en compte sur le front montant de i_clk. Attendre la propagation des signaux avant de comparer les sorties.
i_reset est actif à 1 et asynchrone ; il remet les sorties et l’état à zéro, sauf valeur explicitement indiquée.
Une donnée présentée au front n ressort au front n+2. o_valid est i_valid retardé de deux fronts ; les bulles sont conservées. o_data est retardée même lorsque valid=0.

Résultats

Prêt à valider

Votre testbench sera confronté au DUT correct et à plusieurs défauts cachés.

←Liste des exercices Exercice suivantTestbench : PWM configurable 8 bits→

Intermédiaire

Chargement…

>_FPGAPourTous

Apprenez le VHDL, du débutant à l'expert.

Apprendre

Tous les cours
Tous les exercices
Écrire un banc de test (VHDL)
Quiz
Projets
Certification

Ressources

Articles FPGA et VHDL
Métiers
Communauté
Challenges
Classement

Aide

FAQ
Contact
Signaler un problème

Informations légales

Mentions légales
Confidentialité
Conditions d’utilisation

>_FPGAPourTous

Mon espace Cours Exercices (page actuelle)Quiz Projets Certification

Blog
Carrières
Communauté
Challenges
Classement
FAQ
Contact
Signaler un problème

Débutant
Intermédiaire
Avancé

Progression

Tableau de bord
Profil public
Badges
Quêtes du jour
Classement

Testbench : Pipeline à latence de deux cycles (VHDL)

Valider

01

Objectif

Vérifiez la latence exacte et l’ordre de plusieurs transactions. Utilisez des contrôles auto-vérifiants et terminez avec final_report.

02

Fonctionnement

Entrées : i_reset (1 bit), i_valid (1 bit), i_data (8 bits). Sorties : o_valid (1 bit), o_data (8 bits).

Comportement

Les opérations synchrones sont prises en compte sur le front montant de i_clk. Attendre la propagation des signaux avant de comparer les sorties.
i_reset est actif à 1 et asynchrone ; il remet les sorties et l’état à zéro, sauf valeur explicitement indiquée.
Une donnée présentée au front n ressort au front n+2. o_valid est i_valid retardé de deux fronts ; les bulles sont conservées. o_data est retardée même lorsque valid=0.

Résultats

Prêt à valider

Votre testbench sera confronté au DUT correct et à plusieurs défauts cachés.

←Liste des exercices Exercice suivantTestbench : PWM configurable 8 bits→

Intermédiaire