VHDLIntermédiaire
Testbench : Émetteur SPI mode 0 (VHDL)
Vérifiez les fronts d’horloge, l’ordre MSB-first et la fin de transaction.
Objectif de l’exercice
Le DUT sérialise une donnée selon le protocole SPI.
Prérequis
- Connaître le mode SPI 0 : polarité au repos, fronts d’échantillonnage et sélection du composant.
- Savoir générer une horloge, appliquer un reset et comparer les signaux dans un testbench VHDL.
Compétences travaillées
- Vérifier la relation entre l’horloge SPI et la donnée MOSI.
- Contrôler l’ordre MSB-first et la fin d’une transaction complète.
- Construire des assertions auto-vérifiantes sur les signaux de contrôle.
Matériel et outils
- L’éditeur VHDL et la validation sont disponibles dans le navigateur. Aucune carte FPGA n’est nécessaire pour cet exercice.