Écrire un banc de test

Vérifiez l’ordre, les drapeaux empty/full et les opérations simultanées.

FIFO videFIFO pleine

Testbench : RAM simple port 256x8

Vérifiez l’écriture et la lecture synchrones sur plusieurs adresses.

AdresseLecture

Testbench : RAM double port 128x16

Vérifiez l’écriture sur le port A et la lecture indépendante sur le port B.

AdresseLecture

Testbench : Générateur d’interruptions

Vérifiez la largeur de l’impulsion et la mémorisation du vecteur dans le statut.

Largeur d’impulsion

Testbench : Émetteur UART

Bit de départBits de données

Vérifiez les bits de départ, de données et d’arrêt ainsi que le signal occupé.

Testbench : Chronomètre piloté par tick

SystemVerilog

Vérifiez le reset, le chargement, le décompte et l’impulsion de fin.

Terminer Testbench : Émetteur UART

Testbench : Arbitre mémoire

SystemVerilog

Vérifiez la priorité tournante, l’octroi unique et le respect de la rétropression.

Terminer Testbench : Chronomètre piloté par tick

Testbench : Multiplieur signé

SystemVerilog

Vérifiez les produits signés, zéro et les bornes de représentation.

Terminer Testbench : Arbitre mémoire

Testbench : Additionneur-soustracteur modulo m

SystemVerilog

Vérifiez la réduction de la somme et de la différence dans l’intervalle modulo.

Terminer Testbench : Multiplieur signé

Testbench : Diviseur non restaurant

SystemVerilog

Vérifiez quotient, reste et comportement explicite en division par zéro.