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SystemVerilog sert ici à vérifier des circuits Verilog. Le circuit à tester (DUT) est fourni : écrivez un testbench avec des stimuli et des contrôles auto-vérifiants.
0/40 exercices terminés
Testbench d'une porte ET
SystemVerilogÉcrivez un testbench auto-vérifiant qui parcourt toute la table de vérité d'une porte ET.
Testbench d'un multiplexeur 2 vers 1
SystemVerilogVérifiez automatiquement les deux chemins de données et les deux valeurs du sélecteur.
Testbench d'un compteur 4 bits
SystemVerilogConstruisez une horloge et vérifiez le reset asynchrone, l'enable, le comptage et le rebouclage.
Testbench : Porte OU
SystemVerilogVérifiez les quatre lignes de la table de vérité d’une porte OU.
Testbench : Porte OU exclusif
SystemVerilogVérifiez la table de vérité et les deux cas où une seule entrée est active.
Testbench : Porte inverseuse
SystemVerilogVérifiez que la sortie est inversée pour les deux valeurs d’entrée.
Terminer Testbench : Porte OU exclusif
Testbench : Porte NAND
SystemVerilogVérifiez la négation du produit, en particulier le cas deux entrées à 1.
Terminer Testbench : Porte inverseuse
Testbench : Porte NOR
SystemVerilogVérifiez la sortie basse dès qu’une entrée est active et la sortie haute au repos.
Terminer Testbench : Porte NAND
Testbench : Décodeur 2 vers 4
SystemVerilogVérifiez l’activation exclusive de chaque sortie et le comportement de l’activation.
Terminer Testbench : Porte NOR
Testbench : Comparateur 4 bits
SystemVerilogVérifiez les relations inférieur, égal et supérieur sur des valeurs représentatives.
Terminer Testbench : Décodeur 2 vers 4
Testbench : Générateur de parité 4 bits
SystemVerilogVérifiez la parité paire sur zéro, une valeur impaire et une valeur à deux bits.
Terminer Testbench : Comparateur 4 bits
Testbench : Demi-additionneur
SystemVerilogVérifiez somme et retenue pour les quatre couples d’entrées.
Terminer Testbench : Générateur de parité 4 bits
Testbench : Additionneur complet 1 bit
SystemVerilogVérifiez somme et retenue avec et sans retenue entrante.
Terminer Testbench : Demi-additionneur
Testbench : Additionneur 4 bits
SystemVerilogVérifiez les retenues, les zéros et le débordement de l’addition.
Terminer Testbench : Additionneur complet 1 bit
Testbench : Soustracteur 4 bits
SystemVerilogVérifiez la différence et l’emprunt sur des soustractions avec et sans emprunt.
Terminer Testbench : Additionneur 4 bits
Testbench : Encodeur prioritaire 4 bits
SystemVerilogVérifiez la priorité du bit le plus significatif et le cas aucune requête.
Terminer Testbench : Soustracteur 4 bits
Testbench : Décodeur 7 segments
SystemVerilogVérifiez les chiffres 0, 1, 8 et une valeur hors plage.
Terminer Testbench : Encodeur prioritaire 4 bits
Testbench : Décaleur 4 bits
SystemVerilogVérifiez les décalages gauche et droite avec perte des bits sortants.
Terminer Testbench : Décodeur 7 segments
Testbench : Registre 4 bits avec enable
SystemVerilogVérifiez le reset asynchrone, la capture et le maintien lorsque enable est désactivé.
Terminer Testbench : Décaleur 4 bits
Testbench : Registre à décalage série
SystemVerilogVérifiez l’insertion série et la progression des bits sur plusieurs fronts.
Terminer Testbench : Registre 4 bits avec enable
Testbench : Détecteur de front montant
SystemVerilogVérifiez qu’une impulsion d’un cycle apparaît uniquement lors d’une transition montante.
Terminer Testbench : Registre à décalage série
Testbench : Bascule D avec enable
SystemVerilogVérifiez la capture au front montant et le maintien lorsque enable est nul.
Terminer Testbench : Détecteur de front montant
Testbench : Compteur descendant 4 bits
SystemVerilogVérifiez reset, maintien et rebouclage de zéro vers quinze.
Terminer Testbench : Bascule D avec enable
Testbench : Compteur modulo 10
SystemVerilogVérifiez la séquence décimale et le retour à zéro après neuf.
Terminer Testbench : Compteur descendant 4 bits
Testbench : Compteur en anneau 4 bits
SystemVerilogVérifiez le déplacement du bit actif et le retour cyclique.
Terminer Testbench : Compteur modulo 10
Testbench : LFSR 4 bits
SystemVerilogVérifiez la séquence pseudo-aléatoire et l’maintien d’un état non nul après reset.
Terminer Testbench : Compteur en anneau 4 bits
Testbench : Étireur d’impulsion
SystemVerilogVérifiez qu’une impulsion d’entrée produit une durée de sortie définie.
Terminer Testbench : LFSR 4 bits
Testbench : Filtre anti-rebond
SystemVerilogVérifiez qu’une entrée doit rester stable plusieurs cycles avant acceptation.
Terminer Testbench : Étireur d’impulsion
Testbench : PWM 4 bits
SystemVerilogVérifiez les bornes de duty-cycle et les transitions de la rampe.
Terminer Testbench : Filtre anti-rebond
Testbench : Timer 4 bits
SystemVerilogVérifiez le chargement, le décompte et le pulse de fin.
Terminer Testbench : PWM 4 bits
Testbench : FSM feu tricolore
SystemVerilogVérifiez les transitions cycliques de la machine et le reset vers l’état initial.
Terminer Testbench : Timer 4 bits
Testbench : Détecteur de séquence 101
SystemVerilogVérifiez la détection avec chevauchement et les séquences incomplètes.
Terminer Testbench : FSM feu tricolore
Testbench : Accumulateur 4 bits
SystemVerilogVérifiez l’addition conditionnelle, le maintien et le débordement modulo.
Terminer Testbench : Détecteur de séquence 101
Testbench : Additionneur saturant 4 bits
SystemVerilogVérifiez la saturation à quinze au lieu du rebouclage.
Terminer Testbench : Accumulateur 4 bits
Testbench : Convertisseur binaire vers Gray
SystemVerilogVérifiez les valeurs nulles, maximales et plusieurs changements de bits.
Terminer Testbench : Additionneur saturant 4 bits
Testbench : Vérificateur one-hot
SystemVerilogVérifiez zéro, une seule position et plusieurs bits actifs.
Terminer Testbench : Convertisseur binaire vers Gray
Testbench : Vote majoritaire 5 entrées
SystemVerilogVérifiez les seuils quatre contre un et trois contre deux.
Terminer Testbench : Vérificateur one-hot
Testbench : Générateur de parité 8 bits
SystemVerilogVérifiez les mots pairs, impairs et les extrêmes.
Terminer Testbench : Vote majoritaire 5 entrées
Testbench : Registre avec clear prioritaire
SystemVerilogVérifiez la priorité du clear sur l’écriture et le maintien.
Terminer Testbench : Générateur de parité 8 bits
Testbench : Voteur majoritaire : symétrie
SystemVerilogVérifiez la décision sur plusieurs profils proches du seuil.
Terminer Testbench : Registre avec clear prioritaire