Block Design
Zynq, GPIO et timer AXI
Assemblez un système Zynq simplifié avec reset, interconnect AXI, timer et deux GPIO.
Objectif de l’exercice
Assemblez un système Zynq simplifié avec reset, interconnect AXI, timer et deux GPIO.
Prérequis
- Lire un schéma numérique et reconnaître les rôles des horloges, resets et interfaces.
- Identifier les blocs et interfaces nécessaires pour « Zynq, GPIO et timer AXI ».
Compétences travaillées
- Assemblez un système Zynq simplifié avec reset, interconnect AXI, timer et deux GPIO.
- FPGA
- Block Design
- Vivado
- IP Integrator
Matériel et outils
- Éditeur Block Design intégré au navigateur.