Block Design
Zynq : interruptions PL hiérarchisées
Agrégez les interruptions d’un timer et d’un GPIO dans un AXI INTC avant de les présenter au PS.
Objectif de l’exercice
Agrégez les interruptions d’un timer et d’un GPIO dans un AXI INTC avant de les présenter au PS.
Prérequis
- Lire un schéma numérique et reconnaître les rôles des horloges, resets et interfaces.
- Identifier les blocs et interfaces nécessaires pour « Zynq : interruptions PL hiérarchisées ».
Compétences travaillées
- Agrégez les interruptions d’un timer et d’un GPIO dans un AXI INTC avant de les présenter au PS.
- Zynq
- Interruptions
- Vivado
- IP Integrator
Matériel et outils
- Éditeur Block Design intégré au navigateur.
- Zynq UltraScale+ MPSoC, IRQ PL activée.