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AXI-Lite vers PWM et GPIO
Reliez un maître AXI-Lite à une banque de registres qui pilote PWM et LEDs.
IP IntegratorVerrouillé
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Assemblez des IPs prédéfinies dans un canvas proche de Vivado, puis validez la topologie et les ports interconnectés.
Type
BD
Faits
0
Débloqués
5
Total
34
Reliez un maître AXI-Lite à une banque de registres qui pilote PWM et LEDs.
Assemblez un système Zynq simplifié avec reset, interconnect AXI, timer et deux GPIO.
Connectez deux maîtres AXI au crossbar, puis routez la sortie vers un gestionnaire DDR.
Faites passer un maître Wishbone vers des registres AXI-Lite qui pilotent GPIO et PWM.
Construisez le sous-système MicroBlaze minimal recommandé avec LMB, UART, timer et contrôleur d’interruptions.
Agrégez les interruptions d’un timer et d’un GPIO dans un AXI INTC avant de les présenter au PS.
Reproduisez le montage de debug AMD : transactions JTAG vers BRAM et observation de l’interface AXI.
Faites accéder un Zynq et un AXI Traffic Generator à deux ports indépendants de la même BRAM.
Intégrez une IP packagée avec registres de contrôle, PWM, statut et interruption.
Configurez un AXI DMA simple-mode : lecture DDR, FIFO AXI4-Stream, puis réécriture DDR.
Déchargez une copie DDR-à-DDR vers AXI Central DMA, piloté par le PS.
Faites arbitrer deux AXI Traffic Generators vers une BRAM et un GPIO.
Partagez une mailbox en BRAM entre le processeur et une machine d’état PL avec interruption.
Générez du trafic DDR et mesurez débit, latence et transactions sur le chemin AXI.
Lisez des échantillons en DDR, transmettez-les en AXI4-Stream puis vers un codec I2S.
Construisez un chemin paquets DDR ↔ AXI DMA ↔ AXI Ethernet ↔ PHY RGMII.
Surveillez un esclave AXI-Lite volontairement fautif et exposez l’assertion du checker.
Reliez les bus instruction et données d’un MicroBlaze à une DDR4 gérée par l’UltraScale Memory IP.
Exposez une BRAM et des registres AXI-Lite au host PCIe via le sous-système XDMA.
Isolez proprement une région AXI avant chargement partiel via DFX Controller et ICAP.
Injectez du trafic AXI PL dans un NoC Versal jusqu’au contrôleur DDRMC intégré.