RAM synchrone 16x4

Intermédiaire

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01Fonctionnement

RAM 16×4 synchrone à port unique (16 mots de 4 bits). Variante élargie de la RAM 8×4 sur 4 bits d'adresse.

Comportement :

Écriture (i_we='1') : sur le front montant de i_clk, i_data est mémorisé à l'adresse i_addr.
Lecture (i_we='0') : o_data reflète en permanence le contenu de la cellule pointée par i_addr (lecture asynchrone).
Pas de reset matériel : le contenu initial est indéfini après mise sous tension.

*Inférée comme RAM distribuée (LUTs) par la synthèse.*

02Interface

Signal	Direction	Largeur	Description
`i_clk`	Entrée	1 bit	Horloge
`i_we`	Entrée	1 bit	Write enable
`i_addr`	Entrée	4 bits	Adresse (0 à 15)
`i_data`	Entrée	4 bits	Donnée à écrire
`o_data`	Sortie	4 bits	Donnée lue

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