Verilog

Modules, logique combinatoire et séquentielle, synthèse et testbenches en Verilog.

1. 01Comprendre VerilogÀ quoi sert Verilog, comment il décrit un circuit et où il intervient dans un projet FPGA.Lire
2. 02Modules, ports et hiérarchieDéclarer une interface, choisir entre wire et reg, puis relier plusieurs modules proprement.Lire
3. 03Littéraux, vecteurs et opérateursÉcrire des constantes sans ambiguïté, manipuler les bits et éviter les pièges de taille et de signe.Lire
4. 04Décrire la logique combinatoireUtiliser assign et always @* pour produire une sortie qui dépend uniquement des entrées actuelles.Lire
5. 05Décrire la logique séquentielleCréer des registres cadencés, gérer reset et enable, puis comprendre les affectations non bloquantes.Lire
6. 06Conditions, case et latchs involontairesÉcrire des choix complets, rendre les priorités visibles et éviter les mémoires créées par oubli.Lire
7. 07Paramètres, localparam et generateRendre un module réutilisable sans transformer ses réglages internes en entrées matérielles.Lire
8. 08Fonctions, tâches et bouclesFactoriser un calcul, écrire des boucles synthétisables et séparer le RTL des outils de test.Lire
9. 09Machines à états en VerilogPasser d'un diagramme d'états à un RTL lisible, complet et simple à vérifier.Lire
10. 10ROM, RAM et FIFODécrire des mémoires que les outils peuvent reconnaître et gérer correctement les limites d'une FIFO.Lire
11. 11Testbenches et ordonnancementAppliquer des stimuli propres, vérifier automatiquement les sorties et comprendre quand les registres changent.Lire
12. 12Synthèse, timing et lecture RTLRelier le code au circuit obtenu, lire une latence et corriger un chemin trop long.Lire