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Testbench : Porte OU (VHDL)

Valider

01

Objectif

Vérifiez les quatre lignes de la table de vérité d’une porte OU. Utilisez des contrôles auto-vérifiants et terminez avec final_report.

02

Fonctionnement

Entrées : i_a (1 bit), i_b (1 bit). Sorties : o_q (1 bit).

Comportement

o_q applique l’opération OR aux entrées, sans horloge.

Résultats

Prêt à valider

Votre testbench sera confronté au DUT correct et à plusieurs défauts cachés.

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