VHDLDébutant
Testbench : Registre 4 bits avec enable (VHDL)
Vérifiez le reset asynchrone, la capture et le maintien lorsque enable est désactivé.
Objectif de l’exercice
Le DUT mémorise une donnée sur front d’horloge avec les contrôles prévus.
Prérequis
- Lire les signaux et écrire des assertions dans un testbench VHDL.
- Comprendre le circuit à vérifier : Le DUT mémorise une donnée sur front d’horloge avec les contrôles prévus.
Compétences travaillées
- Reset
- Activation
Matériel et outils
- L’éditeur VHDL et la validation sont disponibles dans le navigateur. Aucune carte FPGA n’est nécessaire pour cet exercice.