VHDLDébutant
Testbench : LFSR 4 bits (VHDL)
Vérifiez la séquence pseudo-aléatoire et l’maintien d’un état non nul après reset.
Objectif de l’exercice
Le DUT génère une séquence pseudo-aléatoire à partir de son état interne.
Prérequis
- Lire les signaux et écrire des assertions dans un testbench VHDL.
- Comprendre le circuit à vérifier : Le DUT génère une séquence pseudo-aléatoire à partir de son état interne.
Compétences travaillées
- Séquence
- Non nul
- Reset
- Activation
Matériel et outils
- L’éditeur VHDL et la validation sont disponibles dans le navigateur. Aucune carte FPGA n’est nécessaire pour cet exercice.