VHDLIntermédiaire
Testbench : Émetteur UART simplifié (VHDL)
Vérifiez start bit, huit bits de données et stop bit au rythme demandé.
Objectif de l’exercice
Le DUT sérialise une donnée selon le format UART attendu.
Prérequis
- Lire les signaux et écrire des assertions dans un testbench VHDL.
- Comprendre le circuit à vérifier : Le DUT sérialise une donnée selon le format UART attendu.
Compétences travaillées
- Bit de départ
- Bits de données
- Bit d’arrêt
Matériel et outils
- L’éditeur VHDL et la validation sont disponibles dans le navigateur. Aucune carte FPGA n’est nécessaire pour cet exercice.