VHDLIntermédiaire
Testbench : Contrôleur de reset synchronisé (VHDL)
Vérifiez l’assertion asynchrone du reset et sa libération après deux fronts.
Objectif de l’exercice
Le DUT filtre et synchronise la libération du reset sur l’horloge.
Prérequis
- Lire les signaux et écrire des assertions dans un testbench VHDL.
- Comprendre le circuit à vérifier : Le DUT filtre et synchronise la libération du reset sur l’horloge.
Compétences travaillées
- Reset
- Latence
Matériel et outils
- L’éditeur VHDL et la validation sont disponibles dans le navigateur. Aucune carte FPGA n’est nécessaire pour cet exercice.