VHDLIntermédiaire
Testbench : Vérificateur de longueur de paquet (VHDL)
Vérifiez début, comptage, fin prématurée et longueur correcte.
Objectif de l’exercice
Le DUT vérifie qu’un paquet respecte la longueur attendue.
Prérequis
- Lire les signaux et écrire des assertions dans un testbench VHDL.
- Comprendre le circuit à vérifier : Le DUT vérifie qu’un paquet respecte la longueur attendue.
Compétences travaillées
- Longueur
- Erreur
Matériel et outils
- L’éditeur VHDL et la validation sont disponibles dans le navigateur. Aucune carte FPGA n’est nécessaire pour cet exercice.