Machines à états en Verilog

Passer d'un diagramme d'états à un RTL lisible, complet et simple à vérifier.

Une FSM sépare la mémoire et les décisions

Une machine à états finis mémorise un état puis choisit le suivant avec les entrées courantes. Une structure à deux blocs rend cette séparation visible :

1. un bloc cadencé mémorise l'état ;
2. un bloc combinatoire calcule l'état suivant et les sorties.

module request_controller (
  input  wire i_clk,
  input  wire i_reset,
  input  wire i_start,
  input  wire i_ack,
  output reg  o_request,
  output reg  o_done
);
 
  localparam STATE_IDLE = 2'b00;
  localparam STATE_WAIT = 2'b01;
  localparam STATE_DONE = 2'b10;
 
  reg [1:0] state_reg;
  reg [1:0