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Implémentation complète d'un multiplexeur 4 vers 1 selon différents styles VHDL.
Un multiplexeur choisit une entrée et la transmet à la sortie. Sa sélection peut porter sur un bit ou sur un bus complet.
Pour quatre entrées, les deux bits de sélection donnent ces choix :
i_sel | |
|---|
"00" | i_d0 |
"01" | i_d1 |
"10" | i_d2 |
"11" | i_d3 |
Une affectation concurrente when / else est compacte pour quelques choix :
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity mux4to1 is
port (
i_d0 : in std_logic;
i_d1 : in std_logic;
i_d2 : in std_logic;
i_d3 : in std_logic;
i_sel : in std_logic_vector(1 downto 0);
o_y : out std_logic
);
end entity mux4to1;
architecture rtl of mux4to1 is
begin
o_y <= i_d0 when i_sel = "00" else
i_d1 when i_sel = "01" else
i_d2 when i_sel = "10" else
i_d3;
end architecture rtl;Avec with / select, les cas sont présentés comme des alternatives sans priorité :
architecture rtl of mux4to1 is
begin
with i_sel select o_y <=
i_d0 when "00",
i_d1 when "01",
i_d2 when "10",
i_d3 when others;
end architecture rtl;Un process avec case convient lorsque la sélection fait partie d'un bloc plus complexe :
architecture rtl of mux4to1 is
begin
p_mux : process(i_d0, i_d1, i_d2, i_d3, i_sel)
begin
case i_sel is
when "00" => o_y <= i_d0;
when "01" => o_y <= i_d1;
when "10" => o_y <= i_d2;
when others => o_y <= i_d3;
end case;
end process p_mux;
end architecture rtl;Dans ces exemples, le cas de repli choisit i_d3. Il s'applique aussi aux valeurs de sélection contenant des états de simulation autres que 0 et 1.
Le générique g_WIDTH permet de réutiliser la même description avec plusieurs largeurs :
entity mux4to1_bus is
generic (
g_WIDTH : integer := 8
);
port (
i_d0 : in std_logic_vector(g_WIDTH-1 downto 0);
i_d1 : in std_logic_vector(g_WIDTH-1 downto 0);
i_d2 : in std_logic_vector(g_WIDTH-1 downto 0);
i_d3 : in std_logic_vector(g_WIDTH-1 downto 0);
i_sel : in std_logic_vector(1 downto 0);
o_y : out std_logic_vector(g_WIDTH-1 downto 0)
);
end entity mux4to1_bus;
architecture rtl of mux4to1_bus is
begin
with i_sel select o_y <=
i_d0 when "00",
i_d1 when "01",
i_d2 when "10",
i_d3 when others;
end architecture rtl;Chaque instanciation fixe la taille des entrées et de la sortie. Le principe de sélection reste identique.
Ajouter un registre peut aider à tenir le timing, au prix d'une latence supplémentaire :
architecture rtl of mux4to1_reg is
signal r_out : std_logic;
begin
p_mux_reg : process(i_clk)
begin
if rising_edge(i_clk) then
if i_rst = '1' then
r_out <= '0';
else
case i_sel is
when "00" => r_out <= i_d0;
when "01" => r_out <= i_d1;
when "10" => r_out <= i_d2;
when others => r_out <= i_d3;
end case;
end if;
end if;
end process p_mux_reg;
o_y <= r_out;
end architecture rtl;Dans cette architecture, o_y suit le registre mis à jour au front montant. Le testbench doit tenir compte du cycle de capture. L'amélioration du timing dépend du chemin complet et se vérifie dans le rapport.
| Style | Avantages | Inconvénients |
|---|---|---|
when/else | Compact, lisible | Priorité implicite (cascade) |
with/select | Sans priorité, clair | Entrée de sélection unique |
process/case | Flexible, lisible | Plus verbeux |
Pour une sélection simple sans priorité, with / select rend les choix faciles à relire. Garde le style qui exprime clairement le comportement attendu.
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