Maître AXI4 — canaux de lecture

Intermédiaire

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01Fonctionnement

Maître AXI4 lecture single-beat. Le front montant de i_read_go déclenche une transaction de lecture à l'adresse i_address. Le module gère les canaux AR (adresse) et R (données) avec le handshake VALID/READY du protocole AXI4. Les données lues sont disponibles sur o_data_out avec un pulse sur o_rd_done.

02Interface

Signal	Direction	Largeur	Description
`i_clk`	Entrée	1 bit	Horloge système
`i_rst`	Entrée	1 bit	Reset synchrone
`i_read_go`	Entrée	1 bit	Déclenchement lecture (niveau)
`i_rd_addr`	Entrée	32 bits	Adresse de lecture
`o_rdata`	Sortie	32 bits	Données lues
`o_rvalid`	Sortie	1 bit	Données valides
`o_rd_done`	Sortie	1 bit	Pulse fin de lecture
`m_axi_araddr`	Sortie	32 bits	AXI Read Address
`m_axi_arvalid`	Sortie	1 bit	AXI AR Valid
`m_axi_arready`	Entrée	1 bit	AXI AR Ready
`m_axi_rdata`	Entrée	32 bits	AXI Read Data
`m_axi_rresp`	Entrée	2 bits	AXI Read Response
`m_axi_rlast`	Entrée	1 bit	AXI Read Last
`m_axi_rvalid`	Entrée	1 bit	AXI R Valid
`m_axi_rready`	Sortie	1 bit	AXI R Ready

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