Esclave AXI-Lite — carte de registres

Intermédiaire

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01Fonctionnement

Le module expose trois registres 32 bits accessibles via AXI4-Lite : REG_CTRL (0x00), REG_PERIOD (0x04), REG_GAIN (0x08). Deux machines à états indépendantes gèrent les transactions d'écriture et de lecture conformément au protocole AXI4-Lite.

Offsets registres : CTRL=0x00, PERIOD=0x04, GAIN=0x08
Réponse OKAY ou SLVERR selon validité de l'adresse

02Interface

Génériques :

g_BASE_ADDR : std_logic_vector(31 downto 0) — Adresse de base (défaut x"0000_0000")

Ports AXI-Lite :

Signal	Direction	Largeur	Description
`i_axi_aclk`	Entrée	1 bit	Horloge AXI
`i_axi_areset`	Entrée	1 bit	Reset synchrone
`s_axi_awaddr`	Entrée	32 bits	Write Address
`s_axi_awvalid`	Entrée	1 bit	AW Valid
`s_axi_awready`	Sortie	1 bit	AW Ready
`s_axi_wdata`	Entrée	32 bits	Write Data
`s_axi_wstrb`	Entrée	4 bits	Write Strobe
`s_axi_wvalid`	Entrée	1 bit	W Valid
`s_axi_wready`	Sortie	1 bit	W Ready
`s_axi_bresp`	Sortie	2 bits	Write Response
`s_axi_bvalid`	Sortie	1 bit	B Valid
`s_axi_bready`	Entrée	1 bit	B Ready
`s_axi_araddr`	Entrée	32 bits	Read Address
`s_axi_arvalid`	Entrée	1 bit	AR Valid
`s_axi_arready`	Sortie	1 bit	AR Ready
`s_axi_rdata`	Sortie	32 bits	Read Data
`s_axi_rresp`	Sortie	2 bits	Read Response
`s_axi_rvalid`	Sortie	1 bit	R Valid
`s_axi_rready`	Entrée	1 bit	R Ready

Ports registres :

`o_reg_ctrl`	Sortie	32 bits	Valeur REG_CTRL
`o_reg_period`	Sortie	32 bits	Valeur REG_PERIOD
`o_reg_gain`	Sortie	32 bits	Valeur REG_GAIN

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