Multiplicateur 5x5 pipeliné 4 étages

Le module réalise la multiplication non signée i_a * i_b, avec deux opérandes de 5 bits et une sortie de 10 bits.

Comportement :

• une nouvelle paire d'opérandes peut être appliquée à chaque cycle ;
• le résultat correspondant sort après 4 fronts montants ;
• après remplissage, le circuit produit un résultat par cycle ;
• i_rst='1' remet tous les registres internes et o_y à zéro.

Le fichier non modifiable mult5_non_pipeline.vhd montre la version combinatoire de départ. Votre objectif est de coder mult5_pipeline.vhd avec des registres de pipeline.

La structure attendue est un pipeline de 4 étages :

• étage 1 : calculer les produits partiels des bits i_b(0) et i_b(1), puis enregistrer la somme partielle ;
• étage 2 : ajouter le produit partiel du bit b(2) retardé ;
• étage 3 : ajouter le produit partiel du bit b(3) retardé ;
• étage 4 : ajouter le produit partiel du bit b(4) retardé et enregistrer o_y.

Les versions retardées de i_a et i_b doivent avancer avec les sommes partielles. Sans cet alignement, le résultat mélange plusieurs multiplications.