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Instanciez les quatre composants pre-fournis (uart_clk_div, uart_debouncer, uart_tx, uart_rx) pour construire le top-level uart. La sortie du diviseur d'horloge w_clk_en alimente les deux FSM TX et RX. La sortie du debouncer w_rxd_deb est le signal RX filtre qui entre dans uart_rx. Les generiques g_PARITY_TYPE et g_CLK_FREQ/g_BAUD_RATE doivent etre propages aux sous-modules concernes. Respectez les conventions de nommage du projet (i_, o_, w_, r_, P_, c_, g_).
