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Partez d’un code logiciel et comparez-le à plusieurs schémas RTL. L’objectif est de choisir l’architecture qui respecte exactement les priorités, les conditions et les registres attendus.
0/27 exercices terminés
Trouver le bon schéma - Décodeur de sélection PAL
VerilogAssociez un décodage incomplet des quatre bits d’adresse de poids fort à son schéma logique.
Terminer le 5e exercice SW→HW
Trouver le bon schéma - Additionneur BCD à deux chiffres
VerilogRetrouvez le chemin d’addition décimale qui corrige chaque chiffre lorsqu’une somme dépasse neuf.
Terminer le 5e exercice SW→HW
Trouver le bon schéma - Double encodeur prioritaire
VerilogDéduisez le réseau qui extrait successivement les deux requêtes actives de plus faible indice.
Terminer le 5e exercice SW→HW
Trouver le bon schéma - Validateur de quatre chiffres BCD
VerilogAnalysez le code Verilog de validateur de quatre chiffres bcd.
Terminer le 5e exercice SW→HW
Trouver le bon schéma - Décodeur thermomètre huit bits
VerilogAnalysez le code Verilog de décodeur thermomètre huit bits.
Terminer le 5e exercice SW→HW
Trouver le bon schéma - Additionneur saturant huit bits
VerilogAnalysez le code Verilog de additionneur saturant huit bits.
Terminer le 5e exercice SW→HW
Trouver le bon schéma - Comparateur de nombres BCD
VerilogAnalysez le code Verilog de comparateur de nombres bcd.
Terminer le 5e exercice SW→HW
Trouver le bon schéma - Voteur majoritaire cinq entrées
VerilogAnalysez le code Verilog de voteur majoritaire cinq entrées.
Terminer le 5e exercice SW→HW
Trouver le bon schéma - Analyseur de vecteur one-hot
VerilogAnalysez le code Verilog de analyseur de vecteur one-hot.
Terminer le 5e exercice SW→HW
Trouver le bon schéma - Chiffrement par LFSR
VerilogIdentifiez la boucle de rétroaction et le XOR de sortie d’un chiffreur synchrone à flot.
Trouver le bon schéma - Checksum en complément à un
VerilogRepérez l’accumulateur qui réinjecte la retenue de poids fort avant de complémenter le résultat.
Trouver le bon schéma - Mesureur de période
VerilogReconstituez la détection de front et la capture d’un compteur de cycles entre deux événements.
Trouver le bon schéma - Contrôleur de séquence PRBS
VerilogAnalysez le code Verilog de contrôleur de séquence prbs.
Trouver le bon schéma - Routeur de voies SRAM
VerilogAnalysez le code Verilog de routeur de voies sram.
Trouver le bon schéma - Validateur de trame PS/2
VerilogAnalysez le code Verilog de validateur de trame ps/2.
Terminer le 5e exercice SW→HW
Trouver le bon schéma - Estimateur de fréquence réciproque
VerilogAnalysez le code Verilog de estimateur de fréquence réciproque.
Terminer le 5e exercice SW→HW
Trouver le bon schéma - Décision de watchdog fenêtré
VerilogAnalysez le code Verilog de décision de watchdog fenêtré.
Terminer le 5e exercice SW→HW
Trouver le bon schéma - Arbitre rotatif huit requêtes
VerilogAnalysez le code Verilog de arbitre rotatif huit requêtes.
Terminer le 5e exercice SW→HW
Trouver le bon schéma - Contrôleur SRAM asynchrone
VerilogIdentifiez la machine d’états qui stabilise adresse et données autour du cycle d’accès SRAM.
Trouver le bon schéma - Contrôleur DMA en rafale
VerilogSuivez l’alternance lecture-écriture et la mise à jour des adresses d’un transfert DMA.
Trouver le bon schéma - Gestion des hazards VeSPA
VerilogRepérez les comparateurs de forwarding et la détection du hazard load-use dans un pipeline.
Trouver le bon schéma - Décision de rafraîchissement DRAM
VerilogAnalysez le code Verilog de décision de rafraîchissement dram.
Trouver le bon schéma - Commande DRAM fast-page-mode
VerilogAnalysez le code Verilog de commande dram fast-page-mode.
Trouver le bon schéma - Arbitre mémoire avec urgences
VerilogAnalysez le code Verilog de arbitre mémoire avec urgences.
Terminer le 5e exercice SW→HW
Trouver le bon schéma - Politique d’écriture cache
VerilogAnalysez le code Verilog de politique d’écriture cache.
Terminer le 5e exercice SW→HW
Trouver le bon schéma - Adresse de descripteur DMA
VerilogAnalysez le code Verilog de adresse de descripteur dma.
Terminer le 5e exercice SW→HW
Trouver le bon schéma - Classificateur flottant binaire16
VerilogAnalysez le code Verilog de classificateur flottant binaire16.
Terminer le 5e exercice SW→HW