VHDLAvancé
Testbench : Chronomètre piloté par tick (VHDL)
Vérifiez le reset, le chargement, le décompte et l’impulsion de fin.
Objectif de l’exercice
Le DUT compte les cycles jusqu’à l’événement prévu et signale son état.
Prérequis
- Lire les signaux et écrire des assertions dans un testbench VHDL.
- Comprendre le circuit à vérifier : Le DUT compte les cycles jusqu’à l’événement prévu et signale son état.
Compétences travaillées
- Reset
- Fin
- Chargement
- Cas limite
Matériel et outils
- L’éditeur VHDL et la validation sont disponibles dans le navigateur. Aucune carte FPGA n’est nécessaire pour cet exercice.