TESTBENCH

Vérifiez les drapeaux et l’ordre des données lors de deux horloges indépendantes.

FIFO videFIFO pleine

Testbench : Register slice de flux

Vérifiez le débit, la rétention sous backpressure et l’absence de perte.

ValiditéPrêt

Testbench : Arbitre équitable sous backpressure

Vérifiez équité, conservation des requêtes et retrait d’un client bloqué.

ÉquitéRétropression

Testbench : Récepteur UART

ÉchantillonnageErreur de trame

Vérifiez échantillonnage, start/stop et signal d’erreur de trame.

Testbench : Contrôleur SPI mémoire

Vérifiez séquence commande-adresse-donnée et retour à l’état idle.

ProtocoleLatence

Testbench : Multiplicateur pipeline

VHDL

Vérifiez la latence, le débit d’une transaction par cycle et les bornes signées.

Terminer Testbench : Contrôleur SPI mémoire

Testbench : Routeur de paquets 2 sorties

VHDL

Vérifiez routage, conservation et blocage lorsque la sortie est pleine.

Terminer Testbench : Multiplicateur pipeline

Testbench : FIFO à crédits

VHDL

Vérifiez débit, consommation de crédits et absence d’émission sans crédit.

Terminer Testbench : Routeur de paquets 2 sorties

Testbench : Synchroniseur d’impulsion

VHDL

Vérifiez qu’une impulsion est capturée une fois malgré des horloges différentes.

Terminer Testbench : FIFO à crédits

Testbench : Assembleur de paquets

VHDL

Vérifiez longueur, checksum, backpressure et séparation de deux paquets.