Neurone séquentiel en virgule fixe

Le bloc calcule ReLU(bias + somme(value_k * weight_k)) sur une suite de couples signés 8 bits. Le biais est signé sur 16 bits.

Datapath imposé

• un multiplicateur signé 8 x 8 bits ;
• une extension de signe du produit 16 bits ;
• un accumulateur signé 24 bits ;
• une activation ReLU avec saturation sur 8 bits.

La sortie vaut 0 si la somme finale est négative ou nulle, la somme si elle est comprise entre 1 et 127, et 127 au-delà. L'exercice réalise uniquement l'inférence. Les poids sont fournis par le bloc amont et ne sont pas appris dans le FPGA.

Comportement

• i_start est accepté lorsque o_ready='1'. Ce front charge i_bias et démarre une nouvelle somme.
• Les couples i_value et i_weight sont consommés uniquement lorsque i_valid='1'. Ils commencent au plus tôt au cycle suivant i_start.
• i_last='1' marque le dernier couple et n'est pris en compte qu'avec i_valid='1'.
• Le dernier produit est inclus dans la somme avant l'activation.
• o_done pulse pendant un cycle avec o_value.
• Les trous où i_valid='0' ne changent pas l'accumulateur.
• Un reset asynchrone actif haut annule l'opération en cours.