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Des QCM courts par chapitre, avec XP maximale au premier essai et correction détaillée après la bonne réponse.
Quiz
15
Faits
0
Questions
87
Structure d'un testbench, génération d'horloge, stimuli, assertions.
Moore vs Mealy, encodage d'état, style à un ou deux process.
std_logic_1164, numeric_std, std.env, textio et fonctions pratiques de simulation.
Paramètres de largeur, generic map, for generate et génération conditionnelle.
Packages, package body, fonctions, procédures et types partagés.
'length, 'range, 'high, 'low, 'event et attributs de synthèse.
Synthèse, mapping, placement, routage et bitstream.
Assemblage visuel d'IPs, encapsulation VHDL, intégration SoC.
Latence, débit, chemin critique, registres et vérification temporelle.
Registres PISO/SIPO, compteurs synchrones, modulo et signaux de fin de cycle.
Parité, syndrome, Hamming et limites de correction.
Bus série synchrone : MOSI, MISO, SCLK, CS, modes 0-3.
Bus série bifilaire à drains ouverts, adressage 7 bits, ACK, démarrage et arrêt.
Bus open-source pour SoC : maître/esclave, cycles, handshake.
Famille de bus Intel/Altera : Avalon-MM, Avalon-ST.