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Le contrôleur maintient adresse, données et strobes pendant tous les cycles d’attente.
Comportement
busy=1.ce_n et oe_n sont bas; en écriture, ce_n, we_n et data_oe sont actifs.WAIT_CYCLES, la lecture est capturée et ready pulse un cycle.| Signal | Direction | Largeur | Description |
|---|---|---|---|
clk, reset, request, write | Entrée | 1 bit | Horloge et commande |
address, write_data | Entrée | 16 bits | Adresse et donnée interne |
read_data, busy, ready | Sortie | 16/1 bits | Réponse interne |
sram_address, sram_data_out | Sortie | 16 bits | Adresse et donnée écrite vers la SRAM |
sram_data_in | Entrée | 16 bits | Donnée lue depuis la SRAM |
sram_ce_n, sram_oe_n, sram_we_n, sram_data_oe | Sortie | 1 bit | Strobes SRAM |