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Contrôleur de cache direct-mapped

Avancé

Simuler (Icarus Verilog)

00:00

Cahier des charges

01Fonctionnement

Deux bits choisissent la ligne et les bits supérieurs forment le tag.

Comportement

Le cache contient quatre lignes d’un mot, indexées par cpu_address[3:2].
Un hit rend la donnée sans accès mémoire et pulse cache_hit.
Un miss maintient memory_request jusqu’à memory_ready, remplit la ligne puis répond.

02Interface

Signal	Direction	Largeur	Description
`clk, reset, invalidate`	Entrée	1 bit	Horloge et maintenance
`cpu_request, cpu_address`	Entrée	1/8 bits	Requête processeur
`cpu_data, cpu_ready, cache_hit`	Sortie	32/1 bits	Réponse processeur
`memory_request, memory_address`	Sortie	1/8 bits	Requête mémoire
`memory_ready, memory_data`	Entrée	1/32 bits	Réponse mémoire

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