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Un bit est décalé dans le registre à chaque front montant.
Comportement
reset=1 efface synchronement parallel_out.serial_in entre en bit 0 et les anciens bits se décalent vers le bit 7.| Signal | Direction | Largeur | Description |
|---|---|---|---|
clk, reset | Entrée | 1 bit | Horloge et reset synchrone |
serial_in | Entrée | 1 bit | Entrée série |
parallel_out | Sortie | 8 bits | Sortie parallèle |