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Comprendre AXI4-Lite en VHDL : canaux de lecture et d'écriture, registres de contrôle et différences avec AXI4 complet.
AXI4-Lite donne au logiciel un accès aux registres d'une IP : paramètres, commandes et états. Les transactions transportent un seul mot sur un bus de 32 ou 64 bits, sans burst.
| Canal | Informations transportées | Émetteur |
|---|---|---|
| AW | Adresse d'écriture, protection | Maître |
| W | Donnée d'écriture, sélection d'octets | Maître |
| B | Réponse d'écriture | Esclave |
| AR | Adresse de lecture, protection | Maître |
| R | Donnée et réponse de lecture | Esclave |
Chaque canal possède son couple VALID / READY. L'émetteur présente l'information avec VALID, puis la conserve jusqu'au front montant où READY vaut aussi 1.
Il doit pouvoir annoncer VALID sans attendre READY. Le récepteur peut, lui, être prêt à l'avance ou attendre VALID. Cette asymétrie évite que les deux blocs s'attendent mutuellement.
Tu trouveras les règles d'AXI4-Lite, dont celles de VALID / READY, dans la spécification Arm AMBA AXI et ACE, IHI 0022H.
Le maître présente ARADDR avec ARVALID. Après acceptation, l'esclave fournit RDATA et RRESP avec RVALID, jusqu'au handshake avec RREADY.
Sur ce chronogramme, l'adresse est reçue à C2. D0 est proposée à C3 et acceptée à C5. Entre ces cycles, RVALID reste actif et RDATA conserve D0.
Le maître envoie AWADDR avec AWVALID sur AW, et WDATA avec WVALID sur W. L'esclave doit traiter ces deux réceptions séparément et mémoriser celle qui arrive d'abord.
Attendre AWREADY pour lever WVALID peut bloquer un esclave qui attend la donnée avant de recevoir l'adresse. Présente donc les informations sans imposer cet ordre.
Ici, l'adresse est reçue à C2 et la donnée à C3. L'esclave peut alors présenter BRESP avec BVALID ; le maître l'accepte à C5 avec BREADY.
Sur un bus de 32 bits, les quatre bits de WSTRB désignent les quatre octets. Une IP qui accepte les écritures partielles modifie uniquement les octets sélectionnés. Consulte sa carte de registres pour les adresses et les accès autorisés, puis contrôle RRESP et BRESP pour connaître le résultat.
En simulation, fais attendre chaque canal séparément. Vérifie que les informations restent stables et que la réponse d'écriture n'arrive qu'après réception de l'adresse et des données.
Dans le périphérique AXI-Lite personnalisé, relie l’interface de contrôle, l’horloge et le reset, puis vérifie le plan d’adressage avec le validateur du schéma. Pour des transferts de données sans adresse, passe au cours AXI4-Stream : son handshake ne remplace pas les canaux de lecture et d’écriture AXI-Lite.
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