Protocole Wishbone : signaux, ACK et pipeline

Comprendre le bus Wishbone en VHDL : signaux master/slave, handshake ACK, transferts pipeline et différences avec AXI.

Wishbone relie un maître à des registres ou à une mémoire avec peu de signaux. Sa spécification libre OpenCores décrit des transferts synchrones simples, groupés et, dans la révision B4, en pipeline.

Identifier la requête et sa terminaison

Les suffixes _I et sont relatifs au bloc. La sortie d'un esclave rejoint donc l'entrée du maître.