Architecture Zynq

Un Zynq réunit un système de traitement, le PS, et une logique programmable, la PL. Le logiciel s'exécute sur les processeurs du PS ; le RTL décrit les circuits de la PL.

Situer les deux générations

Le Zynq-7000 associe un ou deux Cortex-A9, selon la référence, à une logique FPGA de série 7 :

Le PS fournit notamment UART, SPI, I2C, CAN, USB, Ethernet, GPIO et SDIO. La PL apporte LUT, bascules, mémoires et DSP pour les interfaces personnalisées, traitements parallèles et accélérateurs. Les échanges mémoire mappés passent notamment par AXI.

Le Zynq UltraScale+ MPSoC enrichit le PS, avec des ressources dépendant de la variante :

Les Cortex-R5 peuvent exécuter des programmes distincts en mode split ou le même programme en lockstep. Le lockstep compare les résultats pour détecter des divergences ; il ne double pas le débit de calcul.

Les domaines d'alimentation séparent notamment RPU basse consommation, APU pleine puissance et PL. Ils permettent d'arrêter certaines fonctions, avec une gestion des dépendances et des réveils adaptée au système.

Répartir le travail

Choisissez selon latence, débit, parallélisme et maintenance, plutôt que selon une seule vitesse moyenne. Sur une caméra, Linux peut gérer fichiers, réseau et configuration, tandis que la PL reçoit et filtre les pixels en pipeline. Un DMA transfère les images en DDR ; des registres et une interruption coordonnent le logiciel.

Choisir MIO ou EMIO

MIO relie un périphérique du PS directement à ses broches dédiées. EMIO fait passer ses signaux par la PL, pour rejoindre des broches de la PL ou une adaptation interne. Un UART en MIO ne traverse donc pas de logique programmable.

EMIO transporte les signaux du périphérique ; ce n'est pas un remplacement d'AXI. Le choix dépend du câblage de la carte et du routage nécessaire.

Comprendre le démarrage

La BootROM du PS lit le mode de démarrage et charge la première étape depuis une source compatible avec le composant et sa configuration, par exemple SD ou QSPI. Les sources disponibles diffèrent entre générations.

Le PS peut démarrer avant la configuration de la PL. Les chargeurs préparent ensuite la mémoire et, si nécessaire, configurent la PL avant de lancer l'application. Un processeur logiciel placé dans un FPGA dépendrait, lui, de la configuration de cette logique.

Garder matériel et logiciel cohérents

Définissez d'abord la répartition PS/PL. Configurez ensuite blocs, adresses, horloges, resets et interruptions dans Vivado, exportez le matériel, puis créez la plateforme et l'application Vitis. Vérifiez ensemble logiciel et matériel : une adresse ou une politique de cache incorrecte peut rendre inutilisable une IP pourtant correcte.

Les références d'architecture sont UG585 pour Zynq-7000 et UG1085 pour Zynq UltraScale+ MPSoC.

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